01 熟悉设计工具 单元测验01
1、 RISC-V开源的是
A:指令集架构
B:Verilog HDL源码
C:VHDL源码
D:芯片
答案: 指令集架构
2、 FPGA设计流程的顺序是____。
I.设计输入，II.逻辑综合，III.适配，IV.生成配置文件
A:I. III. II. IV.
B:I. II. III. IV.
C:II. I. III. IV.
D:III. II. I. IV.
答案: I. II. III. IV.
3、 本课程实验使用的芯片类型属于
A:ASIC
B:CPLD
C:FPGA
D:ASSP
答案: FPGA
4、 将综合工具生成的电路文件加载到可编程芯片的过程称为
A:编程
B:下载
C:配置
D:上传
答案: 编程;
下载;
配置
5、 Verilog模块的端口类型有
A:input
B:output
C:inout
D:tristate
答案: input;
output;
inout
6、 错误的模块定义语句是
A:module module_name (input a, b, output c);
B:module module_name (input a, b, output c)
C:module module_name (a,b,c);
D:module module_name (a,b,c)
答案: module module_name (input a, b, output c);
module module_name (a,b,c)
7、 VHDL是Verilog HDL的简写。
A:正确
B:错误
答案: 错误
8、 多个assign持续赋值语句是按照书写的顺序执行的。
A:正确
B:错误
答案: 错误
9、 SystemVerilog包含了Verilog。
A:正确
B:错误
答案: 正确
10、 综合是指将HDL描述转变成门级逻辑电路。
A:正确
B:错误
答案: 正确
11、 Verilog HDL编译生成的目标代码最终被一个计算机执行。
A:正确
B:错误
答案: 错误
12、 实验指导中的代码“assign SD0 = S[7:0];”也可以写成“assign SD0[7:0] = S[7:0];”
A:正确
B:错误
答案: 正确
13、 常数5’he表示的二进制数是
答案: 01110
14、 常数6’B110011表示的二进制数是
答案: 110011
15、 用Verilog HDL 实现S11~S8 控制L11~L8 亮灭的assign赋值语句是（注：不要有多余的空格）
答案: assign L[11:8]=S[11:8];
02 认识虚拟元件 单元测验02
1、 远程实验平台推荐使用的浏览器为
A:谷歌浏览器
B:火狐浏览器
C:微软IE浏览器
D:其他浏览器
答案: 谷歌浏览器
2、 开关S0控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段a
3、 开关S1控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段b
4、 开关S2控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段c
5、 开关S3控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段d
6、 开关S4控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段e
7、 开关S5控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段f
8、 开关S6控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段g
9、 开关S7控制的数码管段的编号是
A:段a
B:段b
C:段c
D:段d
E:段e
F:段f
G:段g
H:段h（小数点）
答案: 段h（小数点）
10、 实验平台的虚拟面板和LabBoard_TOP模块对应的。
A:正确
B:错误
答案: 错误
11、 虚拟面板的虚拟元件是根据添加顺序和HDL代码对应的。
A:正确
B:错误
答案: 错误
12、 虚拟实验是以真实的硬件实验板为基础，通过软件界面进行实验操作。
A:正确
B:错误
答案: 正确
13、 根据点亮电平的高低，你判断远程实验板的数码管是共阴极的还是共阳极的？
答案: 共阳极
14、 数码管的段是高电平点亮还是低电平点亮？
答案: 低电平
15、 LED指示灯点亮时的驱动电平是高电平还是低电平？
答案: 高电平
03 三态门和多路器 单元测验03
1、 以下代码描述的分别是？
assign c = ~ (a&b);
assign d = (a^b)
A:或门，同或门
B:与非门，异或门
C:与门，或门
D:或非门，异或门
答案: 与非门，异或门
分析：考查运算符~，&，^
2、 Verilog HDL中在always语句块中被赋值的信号，应该声明为______。
A:wire
B:reg
C:input
D:output
答案: reg
分析：reg类型不一定表示寄存器，VerilogHDL中用always块描述的组合逻辑电路的输出必须申明为reg类型
3、 普通逻辑门的输出__连接在一起；三态门的输出_连接在一起；三态门的输出有___种状态，通过使能端控制，可以用于输出到总线。
A:可以，可以，3
B:可以，不可以，3
C:不可以，可以，3
D:不可以，可以，4
答案: 不可以，可以，3
分析：三态输出不影响总线状态
4、 使用持续赋值语句可以描述三态门如下：
input En,Din;
output Dout;
assign Dout=En？ Din ： 1’bz;
当En为1时，Dout=__,
当En为0时，Dout=____.
A:Din,1
B:高阻态，1
C:Din,高阻态
D:高阻态，Din
答案: Din,高阻态
分析：条件运算符和持续赋值语句描述三态门
5、 多路器的功能是从多个输入中选择__输出 ，使用持续赋值语句assign Y = S ? A : B; 可以描述一个__选__的多路器。
A:一个，3，1
B:一个，2，1
C:多个，3，1
D:多个，2，1
答案: 一个，2，1
分析：考察多路器描述
6、 在Verilog HDL中，判断a等于b的表达式应该写为“a ______b”。
A:=
B:！=
C:< >
D:==
答案: ==
分析：考察关系运算符
7、 语法格式｛repetition_number { expr1,expr2,…,exprN} }表示复制操作，找出与｛2｛a,b } }结果相同的表达式
A:{2,a,b}
B:{{a,b},{a,b}}
C:{a,a,b,b}
D:{a,b,a,b}
答案: {{a,b},{a,b}};
{a,b,a,b}
分析：考察复制拼接
8、 从下面选出4选1多路器的描述
A:module labx
( output [3:0] S,
output CO,
input [3:0] A,B,
input CI);
assigan {CO,S[3:0]}=A+B+CI;
endmodule
B:module labx
( input In0,In1,In2,IN3,
input [1:0] Sel,
output logic Out);
always_comb
case(Sel)
2’b00: Out=In0;
2’b01: Out=In1;
2’b10: Out=In2;
2’b11: Out=In3;
default: Out=1’bx;
endcase
endmodule
C:module labx(input [3:0] In,input [1:0] Sel,output Out);assign Out = In[Sel];endmodule
D:module labx (input logic [3:0] In,output logic [1:0] Out ); always_comb casez (In) 4’b???1: Out = 2’b00; 4’b??10: Out = 2’b01; 4’b?100: Out = 2’b10; 4’b1000: Out = 2’b11; default: Out = 2’bxx; endcaseendmodule
答案: module labx
( input In0,In1,In2,IN3,
input [1:0] Sel,
output logic Out);
always_comb
case(Sel)
2’b00: Out=In0;
2’b01: Out=In1;
2’b10: Out=In2;
2’b11: Out=In3;
default: Out=1’bx;
endcase
endmodule;
module labx(input [3:0] In,input [1:0] Sel,output Out);assign Out = In[Sel];endmodule
分析：A选项是4位加法器
9、 假设a和b是位宽为4的向量，a的值为“1010”,b的值为“0101”,那么值为“1111”的表达式是（）
A:~a
B:a&b
C:a|b
D:a^b
答案: a|b;
a^b
分析：考察位运算符~，&，|，^和逻辑运算符！，&&，||的功能，
10、 在过程赋值语句always语句块里赋值，称为过程赋值，always@ 后面的括号里是敏感列表，如下用持续赋值语句描述了一个异或门电路，与它等价的过程赋值语句是（）
input wire a,b;
output wire c;
assign c = a^b;
A:input wire a,b;
output reg c;
always@(a,b)
assign c = a^b;
B:input wire a,b;
output wire c;
always@(a and b)
assign c = a^b;
C:input wire a,b;
output reg c;
always@
assign c = a^b;
D:input wire a,b;
output logic c;
always_comb
assign c = a^b;
答案: input wire a,b;
output reg c;
always@(a,b)
assign c = a^b;;
input wire a,b;
output reg c;
always@
assign c = a^b;;
input wire a,b;
output logic c;
always_comb
assign c = a^b;
分析：考察always敏感列表
11、 总线遵循分时共享原则，选出正确的描述。
A:为了实现总线的分时使用，三态缓冲器是实现总线分时使用必不可少的逻辑元件。同一时刻可以有一个部件向总线输出数据。
B:三态缓冲器像一扇阻隔逻辑部件输出的“门”，当输出使能有效，三态门打开，数据输出到总线上;当输出使能无效时，三态门隔断逻辑部件的数据输出，输出1。
C:三态缓冲器输出高阻态时，不影响总线的状态。
D:根据本验证结果，可以推断出当总线冲突时，总线的数据是“或”运算的结果。
答案: 为了实现总线的分时使用，三态缓冲器是实现总线分时使用必不可少的逻辑元件。同一时刻可以有一个部件向总线输出数据。;
三态缓冲器输出高阻态时，不影响总线的状态。
分析：B：高阻态；D：或
12、 使用远程实验平台虚拟面板验证三态门电路的功能
准备好数据开关，令DATA0=001，DATA１＝010，DATA2＝100，选出正确的描述。
A:当OE0=0;OE1=0;OE2=0; 输出使能无效，数据开关的值无法传输到总线，总线的值显示为111；
B:当OE0=1;OE1=0;OE2=0;
数据开关DATA0的值传输到总线，总线的值显示为001。
C:当OE0=0;OE1=1;OE2=0;
数据开关DATA1的值传输到总线，总线的值显示为010。
D:当OE0=0;OE1=0;OE2=1;
数据开关DATA2的值传输到总线，总线的值显示为100
答案: 当OE0=0;OE1=0;OE2=0; 输出使能无效，数据开关的值无法传输到总线，总线的值显示为111；;
当OE0=1;OE1=0;OE2=0;
数据开关DATA0的值传输到总线，总线的值显示为001。;
当OE0=0;OE1=1;OE2=0;
数据开关DATA1的值传输到总线，总线的值显示为010。;
当OE0=0;OE1=0;OE2=1;
数据开关DATA2的值传输到总线，总线的值显示为100
分析：验证三态门
13、 使用远程实验平台虚拟面板验证三态门电路的功能
准备好数据开关，令DATA0=001；DATA１＝010；DATA2＝100；
验证多个部件同时向总线输出，选出错误的描述。
A:当OE0=1;OE1=1;OE2=0;
总线冲突，总线的值显示为011。
B:当OE0=1;OE1=0;OE2=1;
总线冲突，总线的值显示为101
C:当OE0=0;OE1=1;OE2=1;
总线冲突，总线的值显示为110
D:当OE0=1;OE1=1;OE2=1;
总线冲突，总线的值显示为000
答案: 当OE0=1;OE1=1;OE2=0;
总线冲突，总线的值显示为011。;
当OE0=1;OE1=0;OE2=1;
总线冲突，总线的值显示为101;
当OE0=0;OE1=1;OE2=1;
总线冲突，总线的值显示为110
分析：当OE0=1;OE1=1;OE2=1;
总线冲突，总线的值显示为111
14、 使用远程实验平台虚拟面板验证2选1多路器电路的功能
准备好数据开关，令DATA0=001；DATA１＝010；DATA2＝011；
A:当选择信号sel1=0,sel0=0时,电路输出端out输出来自DATA0的数据，OUT值显示为001;
B:当选择信号sel1=0,sel0=1时,电路输出端out输出来自DATA1，OUT值显示为010;
C:当选择信号sel1=1,sel0=0时,电路输出端out输出来自DATA2的数据，OUT值显示为011;
D:当选择信号sel1=1,sel0=1时,电路输出端out输出来自DATA2的数据，OUT值显示为011。
答案: 当选择信号sel1=0,sel0=0时,电路输出端out输出来自DATA0的数据，OUT值显示为001;;
当选择信号sel1=0,sel0=1时,电路输出端out输出来自DATA1，OUT值显示为010;;
当选择信号sel1=1,sel0=0时,电路输出端out输出来自DATA2的数据，OUT值显示为011;;
当选择信号sel1=1,sel0=1时,电路输出端out输出来自DATA2的数据，OUT值显示为011。
15、 使用远程实验平台虚拟面板验证与或门构成的选择器电路功能
准备好数据开关，令DATA0=001；DATA１＝010；DATA2＝100；
A:当OE0=1;OE1=1;OE2=0; Out的值显示为011；
B:当OE0=1;OE1=0;OE2=1; Out的值显示为101；
C:当OE0=0;OE1=1;OE2=1; Out的值显示为110；
D:当OE0=1;OE1=1;OE2=1; Out的值显示为111。
答案: 当OE0=1;OE1=1;OE2=0; Out的值显示为011；;
当OE0=1;OE1=0;OE2=1; Out的值显示为101；;
当OE0=0;OE1=1;OE2=1; Out的值显示为110；
16、 数字逻辑电路有两大种类型，组合逻辑电路和时序逻辑电路，组合逻辑电路“没有记忆”，输出由输入决定，时序逻辑电路“有记忆”，输出不仅和当前输入有关，还跟以前的状态有关。
A:正确
B:错误
答案: 正确
17、 assign引导的持续赋值语句，可以描述组合逻辑电路和时序逻辑电路
A:正确
B:错误
答案: 错误
分析：assign只能描述组合逻辑电路
18、 硬件描述语言多条语句之间没有顺序，是由CPU并行执行的。
A:正确
B:错误
答案: 错误
分析：前半句正确，后半句错误，Verilog语句描述电路的结构和行为，并没有CPU执行它
19、 { }是拼接运算符，用于将若干个信号的某些位拼接起来，例如:
wire [3:0] s;
wire [4:0] d;
d={1,s};
A:正确
B:错误
答案: 错误
分析：拼接的每个部分必须有确定的位宽，例子中的常数1应该表明位宽，例如1’b1
20、 if-else语句和case语句，只能写在always语句块里
A:正确
B:错误
答案: 正确
21、 if-else和case语句都可以实现分支结构，
if-else语句有优先级，生成串行结构，延迟相等
case语句描述并行结构，电路延迟大。
A:正确
B:错误
答案: 错误
分析：表述反了，case语句等延迟
04 七段译码器 单元测验04
1、 2-4译码器有_位输入，_位输出，在输出的所有位中，只有其中1位有效，通常在计算机里用作____, 有一些译码器设有一个和多个使能控制输入端，又称为片选端，用来控制允许译码或禁止译码。
A:2，4，地址译码器
B:2，4，地址编码器
C:4，2，地址译码器
D:4，2，地址编码器
答案: 2，4，地址译码器
2、 4-2编码器有_位输入，_位输出，例如在计算机里用于响应中断请求的_，可以用if-else, _等语句描述。
A:4，2，BCD编码器，case
B:4，2，优先级编码器，casez
C:2，4，BCD编码器，case
D:2，4，优先级编码器，case
答案: 4，2，优先级编码器，casez
3、 描述组合逻辑的if语句应该有else分支。
A:正确
B:错误
答案: 正确
4、 描述组合逻辑的case语句，可以不写default分支。
A:正确
B:错误
答案: 错误
5、 具有“翻译”功能的任意编码转换器有时候也称为译码器，这种电路能将输入二进制代码的各种状态，翻译成对应的输出信号。七段译码器是一种将输入编码转换为七段数码显示码输出的编码转换器，写出显示数字2，8，P，L的段码，例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a。
2的七段显示码为______;
答案: 1011011
6、 例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,
8的七段显示码为______.
答案: 1111111
7、 例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,
P的七段显示码为______.
答案: 1110011
8、 例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,
L的七段显示码为______。
答案: 0111000
9、 用Verilog HDL 参数化设计的方法描述一个SIZE位的三态缓冲器module Buffer # (parameter SIZE=4) ( output [SIZE-1:0] Dout, input [SIZE-1:0] Din, input En );assign Dout = En ? Din : __; endmodule
答案: (以下答案任选其一都对){SIZE{1’bz}};
{SIZE{1’bZ}}
10、 使用名称映射方式，将上题中的三态缓冲器Buffer在TOP模块中进行实例化 module TOP ( output [7:0] out, input [7:0] F, input en ); Buffer #(.SIZE(_)) buf (.En(),.Din(_),.Dout()); endmodule 注意，答案之间用#隔开，例如1#en#out#F
答案: 8#en#F#out
05 触发器和寄存器 单元测验05
1、 选出正确的锁存器描述
A:module Latch
( input D,E,
output reg Q);
always_latch
if(E)
Q=D;
endmodule
B:module Latch
( input D,E,
output reg Q);
always@(E or D)
if(E==1)
Q=D;
else
Q=Q;
endmodule
C:module Latch
( input D,E,
output reg Q);
always@(E or D)
if(E==1)
Q=D;
endmodule
D:module Latch
( input D,E,
output reg Q);
always@(E or D)
if(E==1)
Q=D;
else
Q=0;
endmodule
答案: module Latch
( input D,E,
output reg Q);
always_latch
if(E)
Q=D;
endmodule;
module Latch
( input D,E,
output reg Q);
always@(E or D)
if(E==1)
Q=D;
else
Q=Q;
endmodule;
module Latch
( input D,E,
output reg Q);
always@(E or D)
if(E==1)
Q=D;
endmodule
分析：考察锁存器的功能和描述，
else Q=Q; 可以不写，
写成else Q=0;错误。
2、 选出正确的触发器描述
A:module D_FF
( input D,Clock,
output reg Q);
always@(Clock,D)
Q <= D; endmodule
B:module D_FF
( input D,Clock,
output reg Q);
always@(posedge Clock)
Q <= D; endmodule
C:module D_FF
( input D,Clock,
output reg Q);
always@(negedge Clock)
Q <= D; endmodule
D:module D_FF
( input D,Clock,
output reg Q);
always_ff@(posedge Clock)
Q <= D; endmodule
E:module D_FF
( input D,Clock,
output reg Q);
always_ff
Q <= D; endmodule
答案: module D_FF
( input D,Clock,
output reg Q);
always@(posedge Clock)
Q <= D; endmodule;
module D_FF
( input D,Clock,
output reg Q);
always@(negedge Clock)
Q <= D; endmodule;
module D_FF
( input D,Clock,
output reg Q);
always_ff@(posedge Clock)
Q <= D; endmodule
分析：A中没有使用边沿触发的敏感列表；E中always_ff也需要把边沿触发的敏感列表写全
3、 选出正确的带复位控制的触发器
A:module D_FF
( input D,Clock,reset,
output reg Q);
always@(Posedge Clock or reset)
if ( reset==1)
Q <=0; else
Q <=D; endmodule
B:module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock or posedge reset)
if ( reset==1)
Q <=0; else
Q <=D; endmodule
C:module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock or negedge reset)
if ( reset==1)
Q <=0; else
Q <=D; endmodule
D:module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock or posedeg reset)
if ( reset==0)
Q <=0; else
Q <=D; endmodule
E:module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock or reset)
if ( reset==1)
Q <=0; else
Q <=D; endmodule
F:module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock)
if ( reset==0)
Q <=0; else
Q <=D; endmodule
G:module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock)
if ( reset==1)
Q <=0; else
Q <=D; endmodule
答案: module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock or posedge reset)
if ( reset==1)
Q <=0; else
Q <=D; endmodule;
module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock)
if ( reset==0)
Q <=0; else
Q <=D; endmodule;
module D_FF
( input D,Clock,reset,
output reg Q);
always@(posedge Clock)
if ( reset==1)
Q <=0; else
Q <=D; endmodule
分析：边沿敏感和电平敏感不可以混用； 异步复位reset必须写进敏感列表； 同步复位reset不能写进敏感列表，等时钟信号到来，才根据reset的值决定是否复位。B异步复位，FG同步复位
4、 选出具有使能控制的触发器或寄存器的正确描述。
A:module D_ff
( input D,CLK,En,
output reg Q );
always@(posedge CLK)
begin
if (En) Q <= D; end endmodule
B:module D_ff
( input D,CLK,En,
output reg Q );
always@(posedge CLK or posedge En)
begin
if (En) Q <=0; else Q =D; endendmodule
C:module D_ff
( input D,CLK,
output reg Q );
always@(posedge CLK)
begin Q <= D; end endmodule
D:module D_ff
( input D,CLK,En,
output reg Q );
wire gateclk;
assign gateclk=(En&CLK);
always@(posedge GATECLK)
begin
if (En) Q < =D; end endmodule
E:module D_ff
( input CLK,load,
input [3:0] D,
output reg [3:0] Q );
always@(posedeg CLK)
begin
if (load) Q <= D; end endmodule
答案: module D_ff
( input D,CLK,En,
output reg Q );
always@(posedge CLK)
begin
if (En) Q <= D; end endmodule;
module D_ff
( input CLK,load,
input [3:0] D,
output reg [3:0] Q );
always@(posedeg CLK)
begin
if (load) Q <= D; end endmodule
分析：A时钟使能， B异步复位 C基本触发器 ，D门控时钟（可以但不推荐）， E带有使用/装入控制的寄存器
5、 下面两段代码中信号in，q1，q2和q3的初值分别为0，1，2和3，那么经过1个时钟周期后，always块1中q3的值变成___，always块2中q3的值变成__。
程序块1
always @(clk)
begin
q1 = in;
q2 = q1;
q3 = q2;
end
程序块2
always @(posedge clk)
begin
q1 <= in;
q2 <= q1;
q3 <= q2;
end
A:always块1中q3的值变成0
B:always块1中q3的值变成2
C:always块2中q3的值变成0
D:always块2中q3的值变成2
答案: always块1中q3的值变成0;
always块2中q3的值变成2
6、 同步复位和异步复位的区别是是否需要等待时钟
只要复位信号有效，触发器立即清零，无需等待时钟触发边沿到来的是同步复位；
复位信号有效，并且时钟的有效边沿到来时，才能清零的是异步复位。
A:正确
B:错误
答案: 错误
分析：同步复位必须等待时钟信号到来
7、 复位通常是清零，有时候也会置1，主要是使触发器处于一个确定的初始状态。
A:正确
B:错误
答案: 正确
8、 一个语句块内可以同时使用阻塞赋值和非阻塞赋值。
A:正确
B:错误
答案: 错误
9、 以下描述语句得到的结果一定是 a=1,b=1,c=1
begin
a <=1;
b <=a;
c <=b;
end
A:正确
B:错误
答案: 错误
分析：=是阻塞赋值，如果使用=,则结果一定是a=1,b=1,c=1； <=是非阻塞赋值，除了a=1,b会被赋值为a前一刻的值，c会被赋值为b前一刻的值
10、 寄存器就是触发器，或者説是由触发器构成的。
A:正确
B:错误
答案: 正确
11、 锁存器对脉冲电平敏感，在特定输入脉冲电平（高电平或低电平）作用下随输入改变状态；
触发器对脉冲边沿敏感，在时间脉冲的上升沿或下降沿变化瞬间改变状态。
（考察锁存器和触发器的区别）
A:正确
B:错误
答案: 正确
12、 阻塞赋值一般用于描述电平敏感的电路，例如组合逻辑电路和锁存器； 非阻塞赋值一般用于描述边沿敏感的电路，例如触发器。
A:正确
B:错误
答案: 正确
13、 使用远程实验平台虚拟面板验证单端口寄存器堆的功能
寄存器能够装入数据的条件是时钟使能信号Load为_（0/1）并且_（有/没有）时钟上升沿。 如果Load=0，有时钟上升沿，寄存器的内容将__（更新/保持不变）。
注意，三个填空的答案之间用#隔开，例如：0#有#更新
答案: 1#有#保持不变
14、 使用远程实验平台虚拟面板验证单端口寄存器堆的功能
执行下面的写操作操作，给寄存器堆内各个寄存器写入相应的值，完成后，寄存器R2的值应为____（5/6/7/8）。 D INDEX Load CLK 0101 00 1 产生一个 0110 01 1 产生一个 0111 10 1 产生一个 1000 11 1 产生一个
答案: 7
15、 使用远程实验平台虚拟面板验证单端口寄存器堆的功能
读出各个寄存器的值，比较与写操作中保存在寄存器中的值是否一致。单端口寄存器读操作_（需要/不需要）等待时钟到来。单端口寄存器_（可以/不可以）同时写入和读出不同寄存器的值，因为它读操作和写操作地址端口index是__（独立的/共用的）。注意，三个填空的答案之间用#隔开。
答案: 不需要#不可以#共用的
16、 使用远程实验平台虚拟面板验证三端口寄存器堆的功能
执行下面的写操作操作，给寄存器堆内各个寄存器写入相应的值，完成后， 读出各个寄存器的值，比较与写操作中保存在寄存器中的值是否一致， 寄存器R3的值应为____（5/6/7/8）。 D WA WE CLK 0101 00 1 产生一个 0110 01 1 产生一个 0111 10 1 产生一个 1000 11 1 产生一个
答案: 8
17、 使用远程实验平台虚拟面板验证三端口寄存器堆的功能
三端口寄存器 读操作的地址端口是_（WA/RA），写操作的地址端口是_（WA/RA），即读操作的和写操作的地址端口WE是___（独立的/共用的）。
注意，三个填空的答案之间用#隔开，例如：0#有#更新
答案: RA#WA#独立的
18、 使用远程实验平台虚拟面板验证三端口寄存器堆的功能
该三端口寄存器_（可以/不可以）在写入_（1/2）个寄存器的同时读出____（1/2）个寄存器的值。
答案: 可以#1#2
06 移位寄存器 单元测验06
1、 选出右移移位寄存器
A:module Shifter
( input Dsi,
input CLK,
output reg [3:0] Q);
always@(posedeg clk)
begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule
B:module Shifter
( input Dsi,
input CLK,
output reg [3:0] Q);
always@(posedeg clk)
begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule
C:module Shifter
( input Dsi,
input CLK,
output reg [0:3] Q);
always@(posedeg clk)
begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule
D:module Shifter
( input Dsi,
input CLK,
output reg [0:3] Q);
always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule
E:module Shifter
( input Dsi,
input CLK,
output reg [0:3] Q);
always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule
F:module Shifter
(input Dsi,
input [3:0] In,
input CLK,
output reg [3:0] Q);
always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule
G:module Shifter
(input Dsi,
input CLK,reset,
output reg [3:0] Q);
always@(posedge clk or posedge reset) if(reset) Q<= 4’b1000;else Q<={Q[2:0],Q[3]}; end module
答案: module Shifter
( input Dsi,
input CLK,
output reg [3:0] Q);
always@(posedeg clk)
begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule;
module Shifter
( input Dsi,
input CLK,
output reg [0:3] Q);
always@(posedeg clk)
begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule;
module Shifter
( input Dsi,
input CLK,
output reg [0:3] Q);
always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule;
module Shifter
(input Dsi,
input [3:0] In,
input CLK,
output reg [3:0] Q);
always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule
2、 使用远程实验平台虚拟面板验证流水灯
根据设计要求，并行装载是将输入端数据装入到移位寄存器，并行装载的时钟使能信号是_(iLoad/iEnable)。右移的时钟使能信号是_(iLoad/iEnable)。
注意，多个填空的答案之间用#隔开，例如：三个空，答案填写为：0#有#更新
答案: iLoad#iEnable
3、 使用远程实验平台虚拟面板验证流水灯
本实验设计的流水灯移位寄存器是将移位寄存器__(内部保存的数据Q/输入端数据iD)移位。
答案: 内部保存的数据Q
4、 使用远程实验平台虚拟面板验证流水灯
在时钟上升沿到来时，如果并行装载和右移的控制信号同时有效，该流水灯的功能是__(并行载入/右移)。
答案: 并行载入
5、 如果想实现逻辑右移，需要将__（0/1/Q[7]/Q[0])连接到iLeftIn。
答案: 0
6、 如果想实现算术右移，需要将__（0/1/Q[7]/Q[0])连接到iLeftIn。
答案: Q[7]
7、 如果想实现循环右移，需要将__（0/1/Q[7]/Q[0])连接到iLeftIn。
答案: Q[0]
8、 根据编译结果，范例1的逻辑资源占用比范例2____（多/少）。
答案: 少
9、 使用远程实验平台虚拟面板验证跳跃流水灯发现，循环左移7位相当于循环右移___位。
答案: 1
10、 Verilog的运算符“>>”是____（左移/右移）运算符。
答案: 右移
11、 Verilog的算术右移运算符是“____”。
答案: >>>
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